EDA技術是以大規模可程式邏輯器件為設計載體，以硬體語言為系統邏輯描述的主要方式，以計算機、大規模可程式邏輯器件的開發軟體及實驗開發系統為設計工具，通過有關的開發軟體，自動完成用軟體設計的電子系統到硬體系統的設計，最終形成整合電子系統或專用整合晶片的一門新技術。其設計的靈活性使得 EDA技術得以快速發展和廣泛應用。本文以Max+PlusⅡ軟體為設計平臺，採用VHDL語言實現數字頻率計的整體設計。
工作原理
眾所周知，頻率訊號易於傳輸，抗干擾性強，可以獲得較好的測量精度。因此，頻率檢測是電子測量領域最基本的測量之一。頻率計的`基本原理是用一個頻率穩定度高的頻率源作為基準時鐘，對比測量其他訊號的頻率。通常情況下計算每秒內待測訊號的脈衝個數，即閘門時間為1 s。閘門時間可以根據需要取值，大於或小於1 s都可以。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值重新整理就越快，但測得的頻率精度就受影響。一般取1 s作為閘門時間。
數字頻率計的關鍵組成部分包括測頻控制訊號發生器、計數器、鎖存器、譯碼驅動電路和顯示電路，其原理框圖如圖1所示。
測頻控制訊號發生器
測頻控制訊號發生器產生測量頻率的控制時序，是設計頻率計的關鍵。這裡控制訊號CLK取為1 Hz，2分頻後就是一個脈寬為1 s的時鐘訊號FZXH，用來作為計數閘門訊號。當FZXH為高電平時開始計數;在FZXH的下降沿，產生一個鎖存訊號SCXH，鎖存資料後，還要在下次 FZXH上升沿到來之前產生清零訊號CLEAR，為下次計數做準備，CLEAR訊號是上升沿有效。
計數器
計數器以待測訊號FZXH作為時鐘，在清零訊號CLEAR到來時，非同步清零;FZXH為高電平時開始計數。本文設計的計數器計數最大值是99 999 999。
鎖存器
當鎖存訊號SCXH上升沿到來時，將計數器的計數值鎖存，這樣可由外部的七段譯碼器譯碼並在數碼管上顯示。設定鎖存器的好處是顯示的資料穩定，不會由於週期性的清零訊號而不斷閃爍。鎖存器的位數應跟計數器完全一樣，均是32位。
譯碼驅動電路
本文數碼管採用動態顯示方式，每一個時刻只能有一個數碼管點亮。數碼管的位選訊號電路是74LS138晶片，其8個輸出分別接到8個數碼管的位選;3個輸入分別接到EPF10K10LC84-4($40.8200)的I/O引腳。
數碼管顯示
本文采用8個共陰極數碼管來顯示待測頻率的數值，其顯示範圍從O～99 999 999。